Занятость:
Полная

Опыт работы:
от 3 года(лет)

График работы:
Полный день

Требования:
Опыт разработки для FPGA/ASIC от 3-х лет, желателен опыт реализации алгоритмов для обработки видеопотока или любых потоковых данных. Опыт работы с высокоскоросными интерфейсами (LVDS, Ethernet). Опыт создания проектов с поддержкой IP Cores: гигабитные трансиверы, Ethernet.
Глубокие знания VHDL (Verilog).
Знание САПР Xilinx ISE, Vivado, Modelsim.
Английский язык - технических (свободное чтение профессиональной литературы).
Навыки работы с измерительным лабораторным оборудованием: осциллограф, логический анализатор.
Опыт создания документации на разрабатываемое ПО.

Должностные обязанности:
Реализация в FPGA алгоритмов преобразования сигналов для цифровых видеокамер и средств видеофиксации, решение задач обработки и сжатия видеосигнала, дальнейшая передача сигнала.
Подбор микросхем исходя из сложности алгоритмов.
Участие в разработки собственных ASIC.

Условия работы:
полное соблюдение ТК, белая з/п, исп. срок 3 мес., мед. страховка со стоматологией. Профильные конференции, семинары за счет компании. Работа на полную занятость, в офисе. Гибкий график работы (40 часов в неделю). Офис - Зеленоград. З/п от 80 до 140 тыс. руб.